LPDDR5X 구조 정리: 데이터는 8533Mbps인데 커맨드 클럭은 800MHz인 이유

스마트폰 스펙표에 적힌 ‘LPDDR5X 8533Mbps’는 데이터 경로 한쪽만 설명하는 숫자입니다. JEDEC은 2021년 7월 JESD209-5B에서 최대 속도를 기존 6400Mbps에서 8533Mbps로 확장했다고 발표했지만, 같은 골격을 평가한 arXiv 논문(Steiner 외, 2022년 9월)은 LPDDR5 구성이 랜덤 트래픽에서 최대 대역폭의 67% 수준(BL32 혼합 트래픽)으로 내려가고, BL16 조건의 LPDDR4-4266은 33%대에 그친다고 보고합니다.

격차를 만드는 곳은 데이터 핀이 아니라 명령이 오가는 경로입니다. LPDDR5/5X는 커맨드 클럭과 데이터 클럭을 떼어놓아 데이터 속도를 올렸는데, 랜덤 접근이 많은 작업에서는 바로 그 커맨드 경로가 먼저 한계에 닿습니다.

한 줄 요약: LPDDR5X는 커맨드 클럭을 데이터 스트로브의 1/4로 낮추고 전송을 WCK에 맡겨 8533Mbps를 얻었지만, 8533 등급 부품은 BG 모드에서 4:1 클럭비 자체가 막혀 2:1로 내려가고, 4:1이 허용되는 구간에서는 커맨드 버스 점유만으로 활용률 상한이 66%에 묶입니다.

이미지: 삼성전자

LPDDR5X는 무엇을 해결하려는 규격인가?

데이터 속도만 올리면 커맨드 경로와 전력이 먼저 무너진다

메모리 속도를 올린다는 것은 단순히 DQ 핀을 빨리 흔드는 일이 아닙니다. 데이터 스트로브가 빨라지면 같은 클럭에 묶여 있던 커맨드/어드레스 경로도 함께 빨라져야 하고, 스위칭 전력과 신호 품질이 동시에 나빠집니다.

LPDDR5X는 새 아키텍처가 아니라 LPDDR5의 선택적 확장(JESD209-5B)

JEDEC 보도자료에 따르면 LPDDR5X는 독립 규격이 아니라 JESD209-5B에 담긴 LPDDR5의 선택적 확장(optional extension)입니다. 같은 개정판에서 최대 속도가 8533Mbps로 확장되면서 신호 무결성 개선(TX/RX 이퀄라이제이션)과 Adaptive Refresh Management가 함께 들어갔습니다.

후속 개정판 JESD209-5C는 LPDDR5/LPDDR5X 소자의 밀도를 2Gb부터 32Gb까지 정의합니다. LPDDR5X가 별도 문서로 분리되지 않고 같은 표준번호 계열에서 관리되는 것도, 두 규격이 동일한 뱅크·채널 골격을 공유하기 때문입니다. LPDDR5와 LPDDR5X 차이를 찾을 때 아키텍처 비교표가 잘 나오지 않는 이유가 여기에 있습니다.

LPDDR4 → 4X → 5 → 5X로 이어진 골격의 계보

채널 폭은 LPDDR4/4X 세대에서 확립된 형태를 그대로 씁니다. 세미컨덕터 엔지니어링에 따르면 LPDDR4/4X에서 다이당 1채널×16비트가 2채널×16비트(총 32비트)로 바뀐 뒤, LPDDR5/5X도 16비트 채널을 유지하며 채널을 병렬로 늘려 대역폭을 확보합니다.

LPDDR4/4X와 LPDDR5/5X의 구조 비교

항목	LPDDR4/4X	LPDDR5/5X
최대 데이터 속도	4267Mbps급(LPDDR4-4267 기준)	8533Mbps(JESD209-5B)
CK와 데이터 스트로브의 관계	LPDDR4-4267에서 CK·DQS 모두 2133MHz	CK가 스트로브의 1/4(3200Mbps 초과)·1/2(이하), 6400 기준 CK 800MHz·WCK 3200MHz
데이터 스트로브 구조	양방향 DQS	단방향 WCK(쓰기)와 선택적 RDQS(읽기)
커맨드/어드레스 버스	6비트 SDR	7비트 DDR
뱅크 구성	채널당 8뱅크	16B·뱅크 그룹(BG)·8B 모드 중 선택
프리페치와 버스트 길이	16n 프리페치	16n/32n 프리페치, BL16 또는 BL32 선택
I/O 전원(VDDQ)	LPDDR4X에서 1.1V → 0.6V	0.47~0.57V, DVFSQ 적용 시 0.27~0.37V
주파수 세트 포인트(FSP) 수	2개	3개
고속 신호 보정	—	1탭 DFE에 TX 프리엠퍼시스·RX 이퀄라이제이션 추가

커맨드 클럭과 데이터 클럭은 왜 갈라졌나?

LPDDR4까지: CK와 데이터 스트로브가 같은 주파수로 돌던 구조

세미컨덕터 엔지니어링의 설명에 따르면 LPDDR4에서는 하나의 클럭 신호 CK(커맨드/어드레스용 클럭)가 CA 전송과 데이터 스트로브 DQS(Data Strobe, 데이터를 읽고 쓰는 타이밍 기준 신호)를 함께 동기화했습니다.

LPDDR5/5X: CK는 1/4(3200Mbps 초과) 또는 1/2, 데이터는 WCK가 담당

시놉시스 기술 자료에 따르면 LPDDR5/5X에서 CK는 3200Mbps 초과 구간에서 데이터 스트로브 주파수의 1/4로, 3200Mbps 이하에서는 1/2로 내려갑니다. 데이터 전송은 WCK(Write Clock, 쓰기 전용 단방향 클럭)가 맡습니다. 주문을 받는 창구와 물건을 나르는 컨베이어의 속도를 따로 정한 셈으로, 이것이 CK WCK 클럭 분리의 요지입니다.

효과는 숫자로 드러납니다. LPDDR5-6400에서 CK는 최대 800MHz인 반면 WCK는 3200MHz로 돌아 1:4 비율을 이룹니다. LPDDR4-4267의 CK·DQS가 모두 2133MHz였던 것과 비교하면, 데이터는 1.5배 빨라졌는데 커맨드 클럭은 3분의 1 아래로 떨어졌고, 이것이 SoC 쪽 커맨드/어드레스 레인의 타이밍 클로저 여유를 만든 원리입니다.

커맨드 버스가 6비트 SDR에서 7비트 DDR로 넓어진 이유

LPDDR4의 6비트 SDR(Single Data Rate, 클럭의 한쪽 엣지만 쓰는 방식) CA 버스가 LPDDR5에서 7비트 DDR로 넓어졌습니다. 폭을 넓히고 상승·하강 양쪽 엣지를 쓰면 낮은 클럭으로도 같은 양의 명령을 실어 나를 수 있습니다.

양방향 DQS 대신 단방향 WCK·RDQS를 쓰는 이유

LPDDR5/5X는 전통적인 양방향 DQS를 지원하지 않고 쓰기용 WCK와 선택적 읽기용 RDQS를 따로 둡니다. 읽기 때는 DRAM이 호스트에서 스트로브를 받는 대신 WCK를 기준으로 내부에서 RDQS를 만들어 DQ를 밀어냅니다. 방향 전환(턴어라운드) 구간을 없애 고속에서 타이밍을 단순화하려는 구조입니다.

전력은 어느 지점에서 깎이나?

코어계 VDD2H·VDD2L과 I/O계 VDDQ를 따로 내리는 구조

전력을 깎는 축은 전압입니다. 시놉시스 자료에 따르면 LPDDR5/5X는 DVS로 고주파 구간에서 코어 1.05V·I/O 0.5V, 저주파 구간에서 0.9V·0.3V를 씁니다. 마이크론 데이터시트 기준으로 VDD2L은 VDD2H(typ 1.05V)와 같은 값으로 두거나 0.87~0.97V(typ 0.90V)로 낮출 수 있고, VDDQ는 DVFSQ 비활성 시 0.47~0.57V, 활성 시 0.27~0.37V 범위를 갖습니다.

I/O 전압을 깎는 전략 자체는 LPDDR4X에서 검증됐습니다. LPDDR4X는 VDDQ를 1.1V에서 0.6V로 내렸고, 전력이 공급 전압에 따라 스케일하므로 버스 위로 데이터를 옮기는 에너지가 메모리와 컨트롤러 양쪽에서 줄어듭니다.

DVFSQ와 세 개의 주파수 세트 포인트(FSP)가 하는 일

LPDDR5X 전압 DVFS는 FSP(Frequency Set Point, 컨트롤러가 미리 잡아두는 주파수·전압 조합)를 통해 동작합니다. LPDDR4/4X의 두 개에 비해 세 개의 FSP를 둬, 컨트롤러가 최소 전환 시간으로 세 주파수를 오갈 수 있습니다. 속도가 필요 없을 때 전압을 같이 내리는 것이 ‘대역폭과 전력을 맞바꾸는’ 실제 메커니즘입니다.

WCK free-running과 managed 모드: 전력과 지연의 교환

LPDDR5X WCK 운용에는 선택지가 둘입니다. WCK를 항상 돌리는 free-running 모드는 구현이 단순한 대신 전력을 계속 먹고, 필요할 때만 켜는 managed 모드는 전력을 아끼는 대신 전송 전마다 WCK 동기화 시퀀스를 거쳐야 해 지연이 붙습니다. managed 모드는 전력을 아끼는 대신 전송마다 WCK 동기화 시퀀스가 붙어, 짧고 드문 접근일수록 이 페널티의 비중이 커집니다.

Write-X·Data-Copy처럼 전송 자체를 줄이는 명령

전송량 자체를 줄이는 명령도 규격에 들어 있습니다. Write-X는 모두 0 같은 특정 비트 패턴을 연속된 주소 영역에 쓸 때 DQ 비트를 채널 위에서 토글하지 않고 전달하며, Data-Copy 명령과 함께 불필요한 전송을 줄입니다.

뱅크 모드와 버스트 길이는 무엇을 바꾸나?

16B 모드·BG 모드·8B 모드의 프리페치와 버스트 길이 차이

뱅크 구성은 고정돼 있지 않고 세 가지 모드 중에서 고릅니다. 16B 모드는 16뱅크·16n 프리페치에 BL16/32, BG(뱅크 그룹) 모드는 16뱅크를 4뱅크씩 4그룹으로 나눠 3200Mbps 초과 구간에서 BL16/32, 8B 모드는 내부 뱅크를 병합해 8뱅크로 보이게 하고 32n 프리페치에 BL32 고정입니다. 프리페치(한 번의 내부 접근으로 미리 끌어오는 데이터 폭)와 버스트 길이를 트래픽 성격에 맞춰 바꿀 수 있다는 점이 채널당 8뱅크로 고정됐던 LPDDR4와의 구조적 차이입니다.

뱅크 그룹 인터리브가 대기 시간을 덮는 방식

뱅크 그룹 모드 동작 방식은 고속 구간 전용 장치에 가깝습니다. 버스트 길이 32와 짝지어질 때 그룹 간 인터리브 전송을 쓰며 전반부와 후반부 사이에 간격이 생깁니다. 같은 뱅크를 연속으로 때리지 않고 그룹을 번갈아 접근해, 한 뱅크가 다음 접근을 받을 준비가 될 때까지의 시간을 다른 그룹 전송으로 덮는 방식입니다.

8533Mbps 이상 부품에서 16뱅크 모드가 제한되는 이유

모드 선택은 속도 등급에 따라 제약을 받습니다. 마이크론 자동차용 LPDDR5X 데이터시트에 따르면 8533 MT/s 이상 등급 부품은 16뱅크 모드를 4267 MT/s까지만 제한적으로 지원하며, bank group only mode에서는 WCK:CK 비율이 2:1로 제한되고 4:1은 지원되지 않습니다.

8533Mbps가 그대로 나오지 않는 이유는?

BG 모드 4:1에서 커맨드 버스 점유만으로 상한 66%

앞서 본 클럭 분리에는 대가가 있습니다. arXiv 논문에 따르면 4:1 클럭비가 허용되는 등급에서 BG 모드에 4:1을 쓰면, 랜덤 접근 한 건마다 ACT와 RD/WR 명령이 커맨드 클럭 3사이클을 잡아먹고, 이 커맨드 버스 점유만으로 대역폭 활용률이 상한의 66%로 제한됩니다.

순차 접근은 감소폭 8.5% 이하, 랜덤 접근은 세대별로 갈린다

평가 결과는 접근 패턴에 따라 갈립니다. 같은 논문은 순차 트래픽에서 LPDDR4와 LPDDR5 모두 최대치에 근접(감소폭 8.5% 이하)하지만, 랜덤 트래픽에 BL16을 쓰면 LPDDR4-4266이 혼합 트래픽 33%, 순수 읽기 35.5%에 그친다고 보고합니다. LPDDR5도 BL32 기준 혼합 트래픽에서 최대 대역폭의 67% 수준입니다.

데이터 핀이 아니라 명령 경로가 병목이 되는 구간

LPDDR5X 커맨드 버스 병목은 설정 실수가 아니라 구조에 내장된 성질입니다. 논문은 순차 관점에서 LPDDR4에서 LPDDR5로의 업그레이드가 4266 MT/s를 넘는 데이터 레이트를 목표로 할 때만 대역폭 이점을 준다고 결론짓고, 일부 LPDDR5 구성은 특정 워크로드에서 피해야 한다고 덧붙입니다.

이 구조가 기대만큼 통하지 않는 조건은?

10.7Gbps에서 1 UI 93.1ps: 이퀄라이제이션의 시간 예산

전압을 내리면 신호 진폭도 줄기 때문에 고속에서는 보정 회로가 필수가 됩니다. LPDDR5는 쓰기 마진 개선용 1탭 DFE(Decision Feedback Equalization, 직전에 받은 비트들을 근거로 간섭을 상쇄하는 회로)를 포함하고, LPDDR5X는 여기에 수신단 이퀄라이제이션과 송신단 프리엠퍼시스를 더합니다.

문제는 시간 예산입니다. Design & Reuse 기고에 따르면 10.7Gbps에서는 1 UI(Unit Interval, 비트 하나가 차지하는 시간)가 약 93.1ps에 불과해 피드백 연산이 그 안에 끝나야 합니다. 정해진 시간 안에 계산을 마쳐야 회로가 성립한다는 제약은 노이즈 캔슬링 원리: 마이크 두 개가 나눠 맡는 일과 50µs라는 지연 예산에서 다룬 것과 같은 성격입니다.

듀얼 랭크 구성과 기판 크로스토크가 아이 마진을 깎는다

같은 자료는 5.35GHz 단일단(single-ended) 전송에서 기판·PCB 배선의 크로스토크와 반사가 지배적 제약이 된다고 지적합니다. 듀얼 랭크 구성은 부하를 키워 반사를 악화시키고 아이(eye) 마진을 더 줄입니다. 규격상 속도가 나오더라도 보드 설계 단계에서 무너질 수 있는 지점입니다.

DVFS의 대가: 주파수별 사전 트레이닝과 실시간 재트레이닝

온도와 전압 변동은 수신단 샘플링 윈도를 밀어내므로 온다이 센스 회로(OSC)로 주기적 보상을 해야 합니다. DVFS를 쓰면 지원하는 주파수마다 사전 트레이닝을 해두고 전압 전환 중에도 실시간 재트레이닝을 돌려야 합니다. 전력을 아끼는 대가로 컨트롤러와 PHY의 트레이닝 복잡도가 올라가는 구조입니다.

16비트 채널의 한계와 LPDDR6의 12비트 서브채널 분할

16비트 채널 구조의 제약은 다음 세대에서 드러납니다. LPDDR6(JESD209-6)는 채널 폭을 24비트로 넓히되 이를 12비트 서브채널 2개로 쪼개고 각 서브채널에 전용 CA 신호 4개를 붙였습니다. 작은 전송 요청을 처리할 때 채널 전체를 깨우지 않아도 되게 만든 것으로, 접근 단위(granularity)와 동시성이 LPDDR5X 구조에 남아 있던 제약이었음을 보여줍니다.

자주 묻는 질문

LPDDR5X는 LPDDR5와 별개의 규격인가요?
아닙니다. JEDEC은 LPDDR5X를 LPDDR5의 선택적 확장으로 정의했고, JESD209-5C에서도 두 이름이 하나의 표준 문서 안에서 함께 관리됩니다. 선택적이라는 표현은 LPDDR5 규격을 만족하는 소자라도 LPDDR5X 확장을 반드시 구현해야 하는 것은 아니라는 뜻입니다.

스펙표에 적힌 8533Mbps는 실제 사용 속도와 얼마나 차이가 나나요?
순차적으로 큰 데이터를 읽고 쓰는 작업에서는 감소폭이 8.5% 이하로 규격값에 가깝습니다. 반면 흩어진 주소를 건드리는 작업에서는 LPDDR5 기준 앞서 본 67% 수준까지 내려갑니다. 스펙표의 Mbps는 데이터 핀이 낼 수 있는 상한이지 컨트롤러가 채워 넣을 수 있는 양이 아니라고 읽는 편이 정확합니다.

WCK와 기존 DQS는 무엇이 다른가요?
DQS는 읽기와 쓰기를 한 신호로 처리하는 양방향 스트로브이고, WCK는 쓰기 전용 단방향 클럭입니다. 방향을 바꿀 필요가 없으므로 턴어라운드에 쓰이던 타이밍 여유를 속도에 돌릴 수 있습니다. 대신 WCK를 꺼둔 상태에서 전송을 시작하려면 동기화 절차가 먼저 들어가므로, 짧고 드문 접근일수록 이 절차의 비중이 커집니다.

같은 LPDDR5X를 써도 기기마다 성능이 다른 이유는 무엇인가요?
규격은 동작 가능한 범위를 정의할 뿐, 어떤 뱅크 모드와 버스트 길이를 쓸지, WCK를 managed로 운용할지, FSP를 몇 단계로 오갈지는 컨트롤러 설정에 달려 있습니다. 여기에 기판 배선과 랭크 구성이 아이 마진을 좌우합니다.

LPDDR6는 LPDDR5X와 구조적으로 무엇이 다른가요?
가장 큰 차이는 채널을 쪼갠 점입니다. LPDDR6는 24비트 채널을 12비트 서브채널 2개로 나누고 각각에 CA 신호 4개를 전용으로 붙여, 64비트 버스 기준 최대 38.4GB/s를 규정합니다.

메모리 용량이 크면 대역폭도 함께 올라가나요?
용량과 대역폭은 다른 축입니다. JESD209-5C가 정의하는 것은 2Gb~32Gb의 밀도이고, 대역폭은 채널 폭·채널 수·데이터 레이트가 결정합니다. 다이를 여러 개 쌓아 패키지 용량을 늘려도 동작 속도나 채널 구성이 그대로면 대역폭은 따라 오르지 않습니다.